Contrairement aux signaux logiques de technologie TTL, les niveaux électriques des lignes SDA et SCL ne sont pas figés.
Comme l'indiquent les spécifications du bus I2C, les niveaux dépendent de la tension d'alimentation,
comme pour les circuit CMOS. Le niveau haut est défini pour une tension dépassant 0,7 x VCC tandis
que le niveau bas est défini pour une tension qui reste inférieure à 0,3 x VCC.

Le courant maximum circulant dans les étages de sorties des lignes SDA et SCL est fixé à 3mA.
Cette caractéristique a une incidence sur la valeur des résistances de rappel à VCC des lignes SDA et SCL,
et par voie de conséquence sur les temps de montés des signaux. Le bus I2C supporte deux vitesses de transmission:
le mode standard et le mode rapide.

Les spécifications du bus I2C indiquent que le temps de monté des signaux doit rester inférieur à 1uS dans le mode standard.
Par ailleurs la capacité maximum qui charge les lignes SDA et SCL ne doit pas dépasser 400pF, pour respecter les temps de descente.

La figure suivante représente le cas le plus simple pour piloter les lignes SDA et SCL.
Dans ce cas de figure, pour ne pas dépasser le courant maximum que peuvent absorber les étages de sortie,
la résistance aura pour valeur minimale R = (VCC-VSAT) / IMax , soit environ 1,5KW pour VCC = 5V.

Le temps de monté sera dépendant du réseau RC qui apparaît clairement sur la figure . La capacité C sera le total des capacités d'entrées des différents circuits connectés au bus, et de la capacité répartie du câble de liaison. L'évolution de la tension, pour un front montant, suit la loi exponentielle suivante V=VCC(1 - e-t/RC). Le temps de monté s'établit alors à environ Tr = 2,2RC. Le temps de monté ne devant pas dépasser 1uS (dans le mode standard), la capacité totale de charge sur la ligne ne devra donc pas dépasser 303pF dans le cas de la figure précédente.